SystemVerilog for Hardware Description Design et vérification RTL

Auteur: Vaibbhav Taraate
Langue: Anglais
Auteur: Vaibbhav Taraate
  • en
  • Couverture rigide
  • 9789811544040
  • 11 juin 2020
  • 252 pages
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Résumé

This book introduces the reader to FPGA based design for RTL synthesis. It describes simple to complex RTL design scenarios using SystemVerilog. The book builds the story from basic fundamentals of FPGA based designs to advance RTL design and verification concepts using SystemVerilog. It provides practical information on the issues in the RTL design and verification and how to overcome these. It focuses on writing efficient RTL codes using SystemVerilog, covers design for the Xilinx FPGAs and also includes implementable code examples. The contents of this book cover improvement of design performance, assertion based verification, verification planning, and architecture and system testing using FPGAs. The book can be used for classroom teaching or as a supplement in lab work for undergraduate and graduate coursework as well as for professional development and training programs. It will also be of interest to researchers and professionals interested in the RTL design for FPGA and ASIC.

Spécifications produit

Contenu

Langue
en
Version
Couverture rigide
Date de sortie initiale
11 juin 2020
Nombre de pages
252
Illustrations
Non

Personnes impliquées

Auteur principal
Vaibbhav Taraate
Editeur principal
Springer Verlag, Singapore

Autres spécifications

Hauteur de l'emballage
18 mm
Largeur d'emballage
155 mm
Largeur du produit
155 mm
Livre d‘étude
Oui
Longueur d'emballage
235 mm
Longueur du produit
235 mm
Poids de l'emballage
582 g
Police de caractères extra large
Non
Édition
1

EAN

EAN
9789811544040

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Anglais
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